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| 內容簡介： |
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本书全面系统介绍了Xilinx新一代集成开发环境Vivado 2023的设计方法、设计流程和具体实现。全书共11章，内容包括：Xilinx新一代UltraScale+架构FPGA、Vivado设计套件导论、Vivado工程模式基本设计实现、Vivado非工程模式基本设计实现、Vivado创建和封装用户IP核流程、Vivado时序和物理约束原理及实现、Vivado调试工具原理及实现、Vivado动态功能交换原理及实现、Vitis HLS原理详解、Vitis HLS实现过程详解，以及HDMI显示屏驱动原理和实现。本书参考了Xilinx最新的Vivado 2023设计套件设计资料，理论与应用并重，将Xilinx最新的设计理论贯穿在具体的设计实现中。
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| 關於作者： |
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何宾，知名的嵌入式和EDA技术专家，长期从事电子设计自动化方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商密切合作。已经出版电子信息方面的著作共40余部，内容涵盖电路仿真、电路设计、FPGA、数字信号处理、单片机、嵌入式系统等。典型的代表作有《模拟电子系统设计指南（基础篇）：从半导体、分立元件到TI集成电路的分析与实现》、《模拟电子系统设计指南（实践篇）：从半导体、分立元件到TI集成电路的分析与实现》、《Xilinx Zynq-7000嵌入式系统设计与实现-基于ARM Cortex-A9双核处理器和Vivado的设计方法》、《Altium Designer17一体化设计标准教程-从仿真原理和PCB设计到单片机系统》、《STC8系列单片机开发指南：面向处理器、程序设计和操作系统的分析与应用》等。
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| 目錄：
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目 录
第 章 Xilinx新一代UltraScale+架构FPGA1
1.1 UltraScale+结构特点1
1.1.1 Artix UltraScale+ FPGA系列1
1.1.2 Kintex UltraScale+ FPGA系列2
1.1.3 Virtex UltraScale+ FPGA系列3
1.2 可配置逻辑块4
1.2.1 查找表功能和配置7
1.2.2 多路复用器10
1.2.3 进位逻辑21
1.2.4 存储元件29
1.2.5 分布式RAM（只有SLICEM）33
1.2.6 只读存储器（ROM）37
1.2.7 移位寄存器（只有SLICEM）42
1.3 时钟资源和时钟管理模块45
1.3.1 时钟架构概述45
1.3.2 时钟布线资源概述46
1.3.3 CMT概述46
1.3.4 时钟资源47
1.3.5 时钟管理模块52
1.4 存储器资源56
1.4.1 BRAM资源56
1.4.2 UltraRAM资源66
1.5 专用的DSP模块72
1.6 SelectIO资源83
1.6.1 SelectIO接口资源83
1.6.2 SelectIO接口通用指南87
1.6.3 SelectIO接口逻辑资源90
1.6.4 高密度I/O组99
1.7 高速串行收发器100
1.7.1 GTH和GTY收发器101
1.7.2 GTM收发器103
1.8 系统监控器模块104
1.9 互联资源107
1.10 配置模块107
1.10.1 配置模式概述108
1.10.2 JTAG连接110
1.10.3 保护比特流111
1.11 参考资料112
第 章 Vivado设计套件导论113
2.1 Vivado设计套件框架113
2.1.1 Vivado设计套件功能113
2.1.2 Vivado设计套件支持的工业标准114
2.1.3 Vivado对第三方工具的支持114
2.2 Vivado系统级设计流程114
2.3 Vivado两种设计流程模式117
2.3.1 工程模式117
2.3.2 非工程模式117
2.3.3 两种模式不同点比较118
2.3.4 两种模式命令的区别119
2.4 Vivado中电路结构的网表描述120
2.5 Vivado中工程数据的目录结构121
2.6 Vivado中Journal文件和Log文件功能121
2.6.1 Journal文件（Vivado.jou）121
2.6.2 Log文件（Vivado.log）122
2.7 Vivado中XDC文件124
2.7.1 XDC的特性124
2.7.2 XDC与UCF区别125
2.7.3 约束文件的使用方法125
2.7.4 约束顺序126
2.7.5 XDC命令127
2.8 Vivado IDE的启动方法128
2.9 Vivado IDE主界面128
2.9.1 Quick Start分组129
2.9.2 Tasks分组132
2.9.3 Learning Center分组132
2.10 Vivado IDE工程界面及功能133
2.10.1 流程处理主界面及功能133
2.10.2 Sources窗口及功能134
2.10.3 工程总结窗口136
2.10.4 运行设计的交互窗口138
2.11 Vivado支持的属性142
第 章 Vivado工程模式基本设计实现159
3.1 创建新的设计工程159
3.2 修改工程属性162
3.2.1 修改目标语言设置162
3.2.2 General设置参数含义163
3.3 创建并添加一个新的设计文件164
3.4 设计RTL分析169
3.4.1 运行Linter169
3.4.2 详细描述的实现170
3.4.3 运行方法检查173
3.4.4 报告DRC174
3.4.5 报告噪声176
3.4.6 生成HDL例化模板177
3.5 行为级仿真179
3.5.1 仿真功能概述179
3.5.2 编译仿真库（可选）179
3.5.3 行为级仿真的实现180
3.5.4 仿真器界面的功能184
3.6 设计综合和分析187
3.6.1 综合的概念和特性187
3.6.2 设计综合选项188
3.6.3 执行设计综合191
3.6.4 打开综合后的设计193
3.6.5 打开综合后的原理图194
3.6.6 查看综合报告196
3.6.7 添加其他报告197
3.6.8 创建新的运行198
3.7 综合后的仿真199
3.8 创建实现约束200
3.8.1 实现约束的原理200
3.8.2 I/O规划工具201
3.8.3 添加引脚约束206
3.8.4 添加时序约束210
3.9 设计实现和分析212
3.9.1 设计实现原理213
3.9.2 设计实现设置214
3.9.3 设计实现及分析228
3.9.4 静态时序分析236
3.10 布局布线后时序仿真241
3.11 生成编程文件242
3.11.1 配置器件属性242
3.11.2 修改生成编程文件选项248
3.11.3 执行生成可编程文件249
3.12 下载比特流文件到FPGA249
3.13 生成并烧写PROM文件251
第 章 Vivado非工程模式基本设计实现255
4.1 非工程模式基本命令和功能255
4.1.1 非工程模式基本命令列表255
4.1.2 典型Tcl脚本的使用256
4.2 Vivado集成开发环境分析设计257
4.2.1 启动Vivado集成开发环境257
4.2.2 打开设计检查点的方法257
4.3 修改设计路径258
4.4 设置设计输出路径258
4.5 读取设计文件259
4.6 运行设计综合259
4.7 运行设计布局260
4.8 运行设计布线262
4.9 生成比特流文件263
4.10 下载比特流文件263
第 章 Vivado创建和封装用户IP核流程265
5.1 Vivado IP设计方法265
5.1.1 Vivado IP设计流程265
5.1.2 IP核术语266
5.2 创建并封装包含源文件的IP266
5.2.1 创建新的用于创建IP的工程266
5.2.2 设置定制IP的库名和目录268
5.2.3 封装定制IP的实现270
5.3 调用并验证包含源文件的IP设计273
5.3.1 创建新的用于调用IP的工程273
5.3.2 设置包含调用IP的路径274
5.3.3 创建基于IP的系统275
5.3.4 执行行为级仿真279
5.3.5 系统设计综合281
5.3.6 系统实现和验证281
5.4 创建并封装不包含源文件的IP282
5.4.1 创建网表文件282
5.4.2 创建新的设计工程282
5.4.3 设置定制IP的库名和目录283
5.4.4 封装定制IP的实现283
5.5 调用并验证不包含源文件的IP设计285
5.5.1 创建新的用于调用IP的工程285
5.5.2 设置包含调用IP的路径285
5.5.3 创建基于IP的系统285
5.5.4 系统设计综合287
第 章 Vivado时序和物理约束原理及实现288
6.1 时序检查的概念288
6.1.1 基本术语288
6.1.2 时序路径288
6.1.3 建立和保持松弛290
6.1.4 时序分析关键概念291
6.2 定义时钟297
6.2.1 关于时钟297
6.2.2 基本时钟298
6.2.3 虚拟时钟299
6.2.4 生成时钟300
6.2.5 时钟组309
6.2.6 时钟延迟、抖动和不确定性315
6.3 I/O延迟约束316
6.3.1 输入延迟316
6.3.2 输出延迟318
6.4 时序例外332
6.4.1 多周期路径333
6.4.2 假路径345
6.4.3 最大和最小延迟346
6.4.4 Case分析355
6.4.5 禁止时序弧356
6.5 CDC约束357
6.5.1 关于总线偏移约束357
6.5.2 set_bus_skew命令的语法358
6.6 物理约束原理359
6.6.1 关于布局约束359
6.6.2 网表约束360
6.6.3 布局约束原理361
6.6.4 布线约束原理362
6.7 配置约束363
6.8 定义相对布局的宏363
6.8.1 定义设计元素集363
6.8.2 创建宏364
6.8.3 单元分配到RPM集364
6.8.4 分配相对位置365
6.8.5 分配固定位置到RPM368
6.9 布局约束实现369
6.9.1 修改综合属性369
6.9.2 布局约束方法370
6.10 布线约束实现372
6.10.1 手工布线373
6.10.2 进入分配布线模式373
6.10.3 分配布线节点375
6.10.4 取消分配布线节点375
6.10.5 完成并退出分配布线模式375
6.10.6 锁定LUT负载上的单元输入376
6.10.7 分支布线376
6.10.8 直接约束布线377
6.11 修改逻辑实现378
6.12 增量编译379
6.12.1 增量编译流程379
6.12.2 运行增量布局和布线379
6.12.3 使用增量编译381
6.12.4 增量编译高级分析383
第 章 Vivado调试工具原理和实现384
7.1 设计调试原理和方法384
7.2 创建新的调试设计385
7.2.1 创建新的FIFO调试工程385
7.2.2 添加FIFO IP到设计中386
7.2.3 添加顶层设计文件389
7.2.4 在顶层文件中添加设计代码389
7.2.5 添加约束文件393
7.3 网表插入调试探测流程的实现395
7.3.1 网表插入调试探测流程的方法395
7.3.2 网表插入调试探测流程的实现396
7.4 添加HDL属性调试探测流程的实现404
7.5 添加HDL例化调试核探测流程的实现405
7.6 VIO原理和应用408
7.6.1 设计原理409
7.6.2 添加VIO核409
7.6.3 生成比特流文件413
7.6.4 下载并调试设计414
第 章 Vivado动态功能交换原理及实现416
8.1 动态功能交换导论416
8.1.1 动态功能交换介绍416
8.1.2 术语解释417
8.1.3 设计考虑418
8.1.4 常见应用421
8.1.5 Vivado软件流程424
8.2 基于工程的动态功能交换实现425
8.2.1 设计原理425
8.2.2 建立动态功能交换工程427
8.2.3 创建新的分区定义429
8.2.4 添加新的可重配置模块430
8.2.5 设置不同的配置选项432
8.2.6 查看/修改分区的布局436
8.2.7 执行DRC437
8.2.8 实现第一个运行配置并生成比特流文件439
8.2.9 实现第二个运行配置并生成比特流文件439
8.2.10 实现第三个运行配置并生成比特流文件440
8.2.11 实现第四个运行配置并生成比特流文件440
8.2.12 下载不同运行配置的部分比特流441
8.3 基于非工程的动态功能交换实现442
8.3.1 查看脚本443
8.3.2 综合设计443
8.3.3 实现第一个配置444
8.3.4 实现第二个配置449
8.3.5 验证配置451
8.3.6 生成比特流451
8.3
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