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| 編輯推薦： |
《计算光刻与版图优化》由中国科学院微电子研究所计算光刻科研团队韦亚一博士、粟雅娟博士、董立松博士、张利斌博士、陈睿博士、赵利俊博士撰写，系统、全面地介绍了集成电路制造中的计算光刻与版图优化的理论、关键技术、可制造设计和设计工艺协同优化。
适值我国尖端芯片技术及产业遭受他国围堵之际，本书出版正当时。本书不仅适合集成电路研究、设计、制造的从业者阅读，还适合高等院校微电子相关专业的本科生、研究生阅读和参考。
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| 內容簡介： |
光刻是集成电路制造的核心技术，光刻工艺成本已经超出集成电路制造总成本的三分之一。在集成电路制造的诸多工艺单元中，只有光刻工艺可以在硅片上产生图形，从而完成器件和电路三维结构的制造。计算光刻被公认为是一种可以进一步提高光刻成像质量和工艺窗口的有效手段。基于光刻成像模型，计算光刻不仅可以对光源的照明方式做优化，对掩模上图形的形状和尺寸做修正，还可以从工艺难度的角度对设计版图提出修改意见，最终保证光刻工艺有足够的分辨率和工艺窗口。本书共7章，首先对集成电路设计与制造的流程做简要介绍，接着介绍集成电路物理设计（版图设计）的全流程，然后介绍光刻模型、分辨率增强技术、刻蚀效应修正、可制造性设计，*后介绍设计与工艺协同优化。
本书内容紧扣先进技术节点集成电路制造的实际情况，涵盖计算光刻与版图优化的发展状态和未来趋势，系统介绍了计算光刻与刻蚀的理论，论述了版图设计与制造工艺的关系，以及版图设计对制造良率的影响，讲述和讨论了版图设计与制造工艺协同优化的概念和方法论，并结合具体实施案例介绍了业界的具体做法。本书不仅适合集成电路设计与制造领域的从业者阅读，而且适合高等院校微电子相关专业的本科生、研究生阅读和参考。
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| 關於作者： |
韦亚一博士，中国科学院微电子研究所研究员，中国科学院大学微电子学院教授，博士生导师。1998年毕业于德国Stuttgart大学Max-Planck固体研究所，师从诺贝尔物理学奖获得者克劳斯冯克利津（Klaus von Klitzing），获博士学位。韦亚一博士长期从事半导体光刻设备、材料、软件和制程研发，取得了多项核心技术，发表了超过90篇的专业文献。韦亚一博士在中国科学院微电子研究所创立了计算光刻研发中心，从事20nm以下技术节点的计算光刻技术研究，其研究成果被广泛应用于国内FinFET和3D NAND的量产工艺中。
粟雅娟博士，中国科学院微电子研究所研究员，硕士生导师。2005年毕业于清华大学，获博士学位。粟雅娟博士主要从事设计工艺协同优化、计算光刻等领域的研究。发表SCIEI学术论文30余篇，申请专利10余项。其研究成果被应用于国内设计和制造企业的设计工艺协同优化中。
董立松博士，中国科学院微电子研究所副研究员，硕士生导师。2014年毕业于北京理工大学，获博士学位。董立松博士主要从事光刻成像理论、分辨率增强、SMO、OPC等技术的研究工作。发表SCIEI学术论文30余篇，申请专利10余项。韦亚一博士，中国科学院微电子研究所研究员，中国科学院大学微电子学院教授，博士生导师。1998年毕业于德国Stuttgart大学Max-Planck固体研究所，师从诺贝尔物理学奖获得者克劳斯冯克利津（Klaus von Klitzing），获博士学位。韦亚一博士长期从事半导体光刻设备、材料、软件和制程研发，取得了多项核心技术，发表了超过90篇的专业文献。韦亚一博士在中国科学院微电子研究所创立了计算光刻研发中心，从事20nm以下技术节点的计算光刻技术研究，其研究成果被广泛应用于国内FinFET和3D NAND的量产工艺中。
粟雅娟博士，中国科学院微电子研究所研究员，硕士生导师。2005年毕业于清华大学，获博士学位。粟雅娟博士主要从事设计工艺协同优化、计算光刻等领域的研究。发表SCIEI学术论文30余篇，申请专利10余项。其研究成果被应用于国内设计和制造企业的设计工艺协同优化中。
董立松博士，中国科学院微电子研究所副研究员，硕士生导师。2014年毕业于北京理工大学，获博士学位。董立松博士主要从事光刻成像理论、分辨率增强、SMO、OPC等技术的研究工作。发表SCIEI学术论文30余篇，申请专利10余项。
张利斌博士，中国科学院微电子研究所副研究员，硕士生导师。2014年毕业于中国科学院大学中国科学院半导体研究所，获工学博士学位。主要从事光刻工艺和测量的表征和建模等研究工作。共发表学术论文40余篇，申请专利10余项。
陈睿博士，中国科学院微电子研究所副研究员，硕士生导师。 2015年毕业于美国纽约州立大学布法罗分校，获博士学位。陈睿博士主要从事先进技术节点光刻工艺、刻蚀与沉积工艺仿真等领域的研究。发表SCIEI学术论文30余篇，申请专利20余项。研究成果被应用于国内外先进制造企业的工艺研发和生产中。
赵利俊博士，2018年毕业于中国科学院微电子研究所获工学博士学位，同年加入长江存储。博士及工作期间主要从事SMO、OPC及数字电路物理设计等工作。发表学术论文8篇，申请专利5项。
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| 目錄：
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目 录
第1章 概述 1
1.1 集成电路的设计流程和设计工具 3
1.1.1 集成电路的设计流程 3
1.1.2 设计工具（EDA tools） 5
1.1.3 设计方法介绍 7
1.2 集成电路制造流程 9
1.3 可制造性检查与设计制造协同优化 19
1.3.1 可制造性检查（DFM） 20
1.3.2 设计与制造技术协同优化（DTCO） 20
本章参考文献 21
第2章 集成电路物理设计 22
2.1 设计导入 23
2.1.1 工艺设计套件的组成 23
2.1.2 标准单元 24
2.1.3 设计导入流程 25
2.1.4 标准单元类型选取及IP列表 26
2.2 布图与电源规划 26
2.2.1 芯片面积规划 26
2.2.2 电源网络设计 27
2.2.3 SRAM、IP、端口分布 28
2.2.4 低功耗设计与通用功耗格式导入 28
2.3 布局 30
2.3.1 模块约束类型 30
2.3.2 拥塞 31
2.3.3 图形密度 32
2.3.4 库交换格式优化 32
2.3.5 锁存器的位置分布 33
2.3.6 有用时钟偏差的使用 33
2.4 时钟树综合 35
2.4.1 CTS Specification介绍 35
2.4.2 时钟树级数 35
2.4.3 时钟树单元选取及分布控制 36
2.4.4 时钟树的生成及优化 36
2.5 布线 36
2.5.1 非常规的设计规则 36
2.5.2 屏蔽 37
2.5.3 天线效应 37
2.6 签核 39
2.6.1 静态时序分析 39
2.6.2 功耗 44
2.6.3 物理验证 45
本章参考文献 47
第3章 光刻模型 48
3.1 基本的光学成像理论 48
3.1.1 经典衍射理论 48
3.1.2 阿贝成像理论 53
3.2 光刻光学成像理论 54
3.2.1 光刻系统的光学特征 54
3.2.2 光刻成像理论 67
3.3 光刻胶模型 74
3.3.1 光刻胶阈值模型 74
3.3.2 光刻胶物理模型 75
3.4 光刻光学成像的评价指标 77
3.4.1 关键尺寸及其均匀性 77
3.4.2 对比度和图像对数斜率 78
3.4.3 掩模误差增强因子 79
3.4.4 焦深与工艺窗口 80
3.4.5 工艺变化带（PV-band） 82
本章参考文献 82
第4章 分辨率增强技术 84
4.1 传统分辨率增强技术 86
4.1.1 离轴照明 86
4.1.2 相移掩模 89
4.2 多重图形技术 92
4.2.1 双重及多重光刻技术 93
4.2.2 自对准双重及多重图形成像技术 99
4.2.3 裁剪技术 104
4.3 光学邻近效应修正技术 107
4.3.1 RB-OPC和MB-OPC 108
4.3.2 亚分辨辅助图形添加 109
4.3.3 逆向光刻技术 110
4.3.4 OPC技术的产业化应用 113
4.4 光源?掩模联合优化技术 117
4.4.1 SMO技术的发展历史与基本原理 117
4.4.2 SMO技术的产业化应用 119
本章参考文献 123
第5章 刻蚀效应修正 125
5.1 刻蚀效应修正流程 126
5.2 基于规则的刻蚀效应修正 128
5.2.1 基于规则的刻蚀效应修正的方法 128
5.2.2 基于规则的刻蚀效应修正的局限性 129
5.3 基于模型的刻蚀效应修正 132
5.3.1 刻蚀工艺建模 132
5.3.2 基于模型的刻蚀效应修正概述 134
5.3.3 刻蚀模型的局限性 135
5.4 EPC修正策略 136
5.5 非传统的刻蚀效应修正流程 139
5.5.1 新的MBRT刻蚀效应修正流程 139
5.5.2 刻蚀效应修正和光刻解决方案的共优化 139
5.6 基于机器学习的刻蚀效应修正 140
5.6.1 基于人工神经网络的刻蚀偏差预测 140
5.6.2 刻蚀邻近效应修正算法 141
5.6.3 基于机器学习的刻蚀偏差预测模型案例 142
本章参考文献 143
第6章 可制造性设计 145
6.1 DFM的内涵和外延 145
6.1.1 DFM的内涵 145
6.1.2 DFM的外延 148
6.2 增强版图的健壮性 149
6.2.1 关键区域图形分析（CAA） 149
6.2.2 增大接触的可靠性 150
6.2.3 减少栅极长度和宽度变化对器件性能的影响 151
6.2.4 版图健壮性的计分模型 152
6.3 与光刻工艺关联的DFM 153
6.3.1 使用工艺变化的带宽（PV-band）来评估版图的可制造性 153
6.3.2 使用聚集深度来评估版图的可制造性 155
6.3.3 光刻坏点的计分系统（scoring system） 157
6.3.4 对光刻工艺友好的设计 160
6.3.5 版图与掩模一体化仿真 161
6.4 与CMP工艺关联的DFM 162
6.4.1 CMP的工艺缺陷及其仿真 162
6.4.2 对CMP工艺友好的版图设计 164
6.4.3 填充冗余金属（dummy fill） 165
6.4.4 回避困难图形 165
6.5 DFM的发展及其与设计流程的结合 166
6.5.1 全工艺流程的DFM 166
6.5.2 DFM工具及其与设计流程的结合 168
6.6 提高器件可靠性的设计（DFR） 170
6.6.1 与器件性能相关的DFR 170
6.6.2 与铜互连相关的DFR 172
6.7 基于设计的测量与DFM结果的验证 172
6.7.1 基于设计的测量（DBM） 172
6.7.2 DFM规则有效性的评估 174
本章参考文献 174
第7章 设计与工艺协同优化 177
7.1 工艺流程建立过程中的DTCO 178
7.1.1 不同技术节点DTCO的演进 178
7.1.2 器件结构探索 181
7.1.3 设计规则优化 183
7.1.4 面向标准单元库的DTCO 194
7.2 设计过程中的DTCO 201
7.2.1 考虑设计和工艺相关性的物理设计方法 201
7.2.2 考虑布线的DTCO 205
7.2.3 流片之前的DTCO 213
7.3 基于版图的良率分析及坏点检测的DTCO 216
7.3.1 影响良率的关键图形的检测 217
7.3.2 基于版图的坏点检测 222
本章参考文献 226
附录A 专业词语检索 229
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| 內容試閱：
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前 言
集成电路（芯片）是技术发展的产物，也是现代信息社会的基础。当前，人工智能、无线通信、虚拟现实、物联网等热点技术与应用，无不是依靠高性能芯片来实现的，因此芯片的设计与制造能力是衡量一个国家技术实力的重要指标。为实现自主创新发展，根据《国家中长期科学和技术发展规划纲要（20062020年）》，极大规模集成电路制造装备及成套工艺专项于2008年开始启动实施。从此，我国吹响了集成电路制造装备、成套工艺和材料技术攻关的号角，掌握了一系列核心技术，实现了产业自主技术创新。2014年，国务院印发《国家集成电路产业发展推进纲要》，提出要从国家层面部署，充分发挥国内市场优势，实现创新、产业、资金的三链融合，加快追赶和超越国际先进水平的步伐，努力实现集成电路产业跨越式发展。
为了尽快满足国家集成电路产业发展对高素质人才的迫切需求，教育部等六部门于2015年发布了关于支持有关高校建设示范性微电子学院的通知，要求加快培养集成电路设计、制造、封装测试及其装备、材料等方向的工程型人才。作为第一批示范性微电子学院，中国科学院大学微电子学院率先开设了集成电路先进光刻与版图设计优化研讨课。这门课紧密结合集成电路制造的实际，比较深入系统地介绍版图设计是如何转移到衬底上的。经过几届师生的共同努力，该课程的内容和形式逐步趋于成熟。
光刻是集成电路制造的核心技术，超过芯片制造成本的三分之一花费在光刻工艺上。在集成电路制造的诸多工艺单元中，只有光刻能在硅片上产生图形，从而完成器件和电路的构造。光刻技术的发展，使得硅片上的图形越做越小、版图（layout）密度不断提高，实现了摩尔定律预期的技术节点。随着技术节点的进步，光刻技术的内涵和外延也不断演变。在0.35m技术节点之前，光刻工艺可以简单地分解为涂胶、曝光和显影（设计版图直接被制备在掩模上），光刻机具有足够高的分辨率，把掩模图形投影在涂有光刻胶的晶圆上，显影后得到与设计版图一致的图形。到了0.18m及以下技术节点，光刻机成像时的畸变需要加以修正，设计版图必须经过光学邻近效应修正（optical proximity correction，OPC）后，才可以制备在掩模上。这种掩模图形修正有效地补偿了成像时的畸变，最终在晶圆表面得到与版图设计尽量一致的图形。随着技术节点的进一步变小，邻近效应修正演变得越来越复杂，例如，90nm技术节点开始在掩模上添加亚分辨率的辅助图形（sub-resolution assist feature，SRAF）；20nm及以下技术节点，仅对版图修正已经不能满足分辨率和工艺窗口的要求，还必须对曝光时光源照射在掩模上的方式（如光照条件）做优化，即只有对光源与掩模图形协同优化（source mask co-optimization，SMO）才能保证光刻工艺的质量。
光刻工艺的目的是把版图设计高保真地体现在衬底上，但是，由于光刻机分辨率、对准误差等一系列技术条件的限制，光刻工艺无法保证所有图形的工艺窗口，有些复杂图形应避免在版图上出现。此外，对版图设计的限制，还源自对制造成本的考虑。这些对版图设计的限制，最早是由制造工厂通过设计规则（design rules）的方式传递给版图设计部门的。这些规则体现为一系列几何参数，它们规定了版图上图形的尺寸及其相对位置。设计完成的版图必须通过设计规则的检查（design rule check）才能发送给制造部门做邻近效应修正。随着技术节点的变小，尽管使用的规则越来越多，但是设计规则的检查仍然无法发现版图上所有影响制造良率的问题，这是因为很多复杂的二维图形难以用一组几何尺寸来描述。于是，业界提出了可制造性设计（design for manufacture）的概念，它通过对设计版图做工艺仿真，从中发现影响制造良率的部分，从而提出修改建议。面向制造的设计缩短了工艺研发的周期，保证了制造良率的快速提升，极大地减少了制造成本。65～40nm技术节点工艺能快速研发成功并投入量产，可制造性设计是关键因素之一。
当集成电路发展到14 nm及以下技术节点时，光刻技术从过去的一次曝光对应一层设计版图，发展到了使用多次曝光来实现一层版图。这种多次曝光还存在不同的实现方式，例如，光刻-刻蚀-光刻-刻蚀（litho-etch-litho-etch，LELE）、自对准双重与多重成像技术（self-aligned double or multiple patterning，SADP与SAMP）等。不同的光刻技术路线所能支持的版图设计规则不尽相同。过去那种由光刻工程师确定光刻工艺，设计工程师按给定的光刻工艺来进行版图设计的做法已经无法满足设计及工艺的优化需求。设计工程师必须与光刻工程师合作确定光刻方案，共同确保版图设计既能满足技术节点的要求又具有可制造性。为此，一种新的技术理念，即设计与制造技术协同优化（design and technology co-optimization，DTCO）被提了出来，并迅速在业界得以应用。设计与制造协同优化架起了设计者和制造厂之间双向交流的桥梁，在技术节点进一步变小、设计和工艺复杂性进一步提高的情况下，对提升集成电路制造的工艺良率具有十分重要的意义。
本书根据上述技术演进的思路来安排内容。第1章是概述，对集成电路设计与制造的流程做简要介绍。为了给后续章节做铺垫，还特别阐述了设计与制造之间是如何对接的。第2章介绍集成电路物理设计，详细介绍集成电路版图设计的全流程。第3章和第4章分别介绍光刻模型和分辨率增强技术。版图是依靠光刻实现在晶圆衬底上的，所有的版图可制造性检查都是基于光刻仿真来实现的。这两章是后续章节的理论基础。第5章介绍刻蚀效应修正。刻蚀负责把光刻胶上的图形转移到衬底上，在较大的技术节点中，这种转移的偏差是可以忽略不计的；在较小的技术节点中，这种偏差必须考虑，而且新型介电材料和硬掩模（hard mask）的引入又使得这种偏差与图形形状紧密关联。掩模上的图形必须对这种偏差做预补偿（retargeting）。第6章介绍可制造性设计，聚焦于与版图相关的制造工艺，即如何使版图设计得更适合光刻、化学机械研磨（chemical mechanical polishing，CMP）等工艺。第7章介绍设计与工艺协同优化，介绍如何把协同优化的思想贯彻到设计与制造的流程中。
集成电路设计与制造是一个国际化的产业，其中的专业词汇都是舶来品，业界也习惯直接用英文交流。如何把这些专业词汇准确翻译成中文是一个挑战。例如，出现频率很高的词版图，英文是layout，我们定义为物理设计完成后的图形，而不是掩模上的图形，即还没有做邻近效应修正的GDS文件（pre-OPC）。为了避免歧义，本书采用两种做法：一种是在出现专业词汇的地方用括号标注出其对应的英文；另一种是在本书最后添加一个中英文对照的专业词语检索，以便于读者查阅。为了满足读者进一步学习的需求，本书每章末都提供了参考文献。这些参考文献都是经过筛选的，基本上是业界比较经典的资料。
本书是在中国科学院大学微电子学院和中国科学院微电子研究所的支持下完成的。特别感谢叶甜春研究员，本书的成文和出版离不开他对先进光刻重要性的肯定和对本课题组研发工作的长期支持。感谢周玉梅研究员、赵超研究员、王文武研究员对作者工作的支持，没有他们的帮助，本书就不可能这么快与读者见面。感谢中国科学院微电子研究所先导工艺研发中心的各位同事，正是与他们在工作中良好的互动和合作，为本书提供了灵感和素材。
本书是中国科学院微电子研究所计算光刻研发中心的老师共同努力的成果。第1章由韦亚一研究员和张利斌副研究员共同编写；第2章由赵利俊博士编写；第3章由董立松副研究员编写；第4章除4.2.2节多重图形成像技术由张利斌副研究员编写外，其余部分由董立松副研究员编写；第5章由陈睿副研究员编写，孟令款博士参与了初期策划；第6章由韦亚一研究员编写；第7章由粟雅娟研究员编写。全书的统稿和校正由韦亚一研究员完成。随着集成电路技术节点的不断推进，计算光刻与版图设计优化的内涵与外延也在不断演化，作者诚挚地希望读者批评指正，以便于再版时进一步完善。
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