《基于Nios II的嵌入式SoPC系统设计与Verilog开发实例》 - [美]曲邦平著，金明录，门宏志译 - 电子工业出版社 - 香港大書城

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『簡體書』基于Nios II的嵌入式SoPC系统设计与Verilog开发实例

書城自編碼： 2573113
分類：簡體書→大陸圖書→計算機/網絡→程序設計
作者： [美]曲邦平著，金明录，门宏志译
國際書號(ISBN)： 9787121257735
出版社：电子工业出版社
出版日期： 2015-05-01
版次： 1 印次： 1
頁數/字數： 641/1062000
書度/開本： 16开釘裝：平装

售價：HK$ 183.2

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內容簡介：

本书利用Altera FPGA开发板和Nios II软核处理器，揭示了基于FPGA的嵌入式系统特有的硬件可编程性，采用“做中学”的模式，介绍了基于Verilog的嵌入式SoPC设计的基本概念和技术。本书通过许多实例说明软、硬件的设计和开发过程，并给出了完整的代码和丰富的实验题目。

關於作者：

PONG P. CHU博士是俄亥俄州克里夫兰州立大学电子与计算机工程系的副教授，他讲授了本科生和研究生的数字系统和计算机体系结构方面的诸多课程十多年，从美国国家科学基金会和克里夫兰州立大学得到了教学基金资助。PONG P. CHU博士在数字系统设计领域有丰富的教学和工程经验，已经出版了诸多专著和教材，在美国和其他国家广泛使用。

第1章嵌入式系统概述
1.1 引言
1.1.1 嵌入式系统定义
1.1.2 示例系统
1.2 系统设计需求
1.3 嵌入式SoPC系统
1.4 本书结构
1.5 文献注释

第1部分基本数字电路开发
第2章门级组合电路
2.1 引言
2.2 总则
2.3 基本词法元素和数据类型
2.4 数据类型
2.4.1 四值系统
2.4.2 数据类型组
2.4.3 数字的表示方法
2.4.4 运算符
2.5 程序框架
2.5.1 端口声明
2.5.2 程序主体
2.5.3 信号声明
2.5.4 另一个实例
2.6 结构描述
2.7 测试平台
2.8 文献注释
2.9 推荐实验
2.9.1 门级greater-than电路代码
2.9.2 门级二进制译码器代码

第3章 FPGA和EDA软件概述
3.1 FPGA
3.1.1 通用FPGA器件概述
3.1.2 Altera Cyclone II系列器件概述
3.2 Altera DE1和DE2开发板概述
3.3 开发流程
3.4 Quartus II概述
3.5 Quartus II简易教程
3.5.1 创建设计工程
3.5.2 建立测试平台进行RTL仿真
3.5.3 编译工程
3.5.4 时序分析
3.5.5 编程FPGA器件
3.6 ModelSim HDL仿真器的简易教程
3.7 文献注释
3.8 推荐实验
3.8.1 门级greater-than电路
3.8.2 门级二进制译码器

第4章 RTL组合电路
4.1 运算符
4.1.1 算术运算符
4.1.2 移位运算符
4.1.3 关系运算符和等式运算符
4.1.4 位运算符、缩减运算符和逻辑运算符
4.1.5 拼接运算符和复制运算符
4.1.6 条件运算符
4.1.7 运算符优先级
4.1.8 表达式位长调整
4.1.9 z和x的综合
4.2 组合逻辑电路的always语句块
4.2.1 基本语法和行为
4.2.2 进程赋值语句
4.2.3 变量数据类型
4.2.4 简单实例
4.3 if语句
4.3.1 语法
4.3.2 实例
4.4 case语句
4.4.1 语法
4.4.2 实例
4.4.3 casez和casex语句
4.4.4 全case语句和并行case语句
4.5 条件控制结构的路由结构
4.5.1 优先级路由网络
4.5.2 多路选择网络
4.6 always块的一般编码原则
4.6.1 组合逻辑电路代码的常见错误
4.6.2 指南
4.7 参数和常数
4.7.1 常数
4.7.2 参数
4.7.3 Verilog-1995中参数的使用
4.8 设计实例
4.8.1 十六进制数的七段LED译码器
4.8.2 符号幅值加法器
4.8.3 桶形移位器
4.8.4 简易浮点数加法器
4.9 文献注释
4.10 推荐实验
4.10.1 多功能桶形移位器
4.10.2 双优先级编码器
4.10.3 BCD码增量器
4.10.4 浮点数greater-than电路
4.10.5 浮点数和有符号整数间的转换电路
4.10.6 加强的浮点数加法器

第5章常规时序电路
5.1 引言
5.1.1 D触发器和寄存器
5.1.2 同步系统
5.1.3 代码开发
5.2 触发器和寄存器的HDL代码
5.2.1 D触发器
5.2.2 寄存器
5.2.3 寄存器文件
5.2.4 SRAM
5.3 简单的设计实例
5.3.1 移位寄存器
5.3.2 二进制计数器及其变形
5.4 时序电路的测试平台
5.5 时序分析
5.5.1 时序参数
5.5.2 Quartus II中的时序考虑
5.6 案例研究
5.6.1 秒表
5.6.2 FIFO 缓存器
5.7 Cyclone II器件的嵌入式存储器模块
5.7.1 DE1开发板上的存储器选项概述
5.7.2 嵌入式M4K模块概述
5.7.3 添加嵌入式存储器模块的方法
5.7.4 导出同步单口RAM的HDL模块
5.7.5 导出同步简单双口RAM的HDL模块
5.7.6 导出同步真双口RAM的HDL模块
5.7.7 导出同步ROM的HDL模块
5.7.8 指定RAM初始值的HDL模块
5.7.9 FIFO缓存器的再仿真
5.8 文献注释
5.9 推荐实验
5.9.1 可编程方波发生器
5.9.2 脉宽调制电路
5.9.3 旋转方块电路
5.9.4 心跳电路
5.9.5 旋转的LED标语电路
5.9.6 增强型秒表
5.9.7 数据宽度可变的FIFO
5.9.8 堆栈
5.9.9 基于ROM的符号幅值加法器
5.9.10 基于ROM的温度转换

第6章 FSM
6.1 简介
6.1.1 Mealy和Moore输出
6.1.2 FSM的表示方法
6.2 FSM代码开发
6.3 设计实例
6.3.1 上升沿检测器
6.3.2 去抖电路
6.3.3 测试电路
6.4 文献注释
6.5 推荐实验
6.5.1 双边沿检测器
6.5.2 另一种去抖电路
6.5.3 停车场占用情况计数器

第7章 FSMD
7.1 引言
7.1.1 单一RT操作
7.1.2 ASMD图
7.1.3 含寄存器的选择框
7.2 FSMD代码开发
7.2.1 基于RT方法的去抖电路
7.2.2 含显示描述数据通路组件的代码
7.2.3 含隐式描述数据通路组件的代码
7.2.4 比较
7.3 设计实例
7.3.1 斐波那契数电路
7.3.2 除法电路
7.3.3 二进制-BCD码转换电路
7.3.4 周期计数器
7.3.5 精确的低频计数器
7.4 文献注释
7.5 推荐实验
7.5.1 另一种去抖电路
7.5.2 BCD-二进制码转换电路
7.5.3 含BCD IO的斐波那契数生成电路：设计方法1
7.5.4 含BCD IO的斐波那契数生成电路：设计方法2
7.5.5 自动进位制的低频计数器
7.5.6 反应计时器
7.5.7 Babbage差分机模拟电路

第8章 Verilog精选主题
8.1 阻塞赋值语句和非阻塞赋值语句
8.1.1 概述
8.1.2 组合电路
8.1.3 存储器单元
8.1.4 混合阻塞和非阻塞两种赋值语句的时序电路
8.2 时序电路的另一种编码方式
8.2.1 二进制计数器
8.2.2 FSM
8.2.3 FSMD
8.2.4 总结
8.3 有符号数据类型的使用
8.3.1 概述
8.3.2 Verilog-1995中的有符号数
8.3.3 Verilog-2001中的有符号数
8.4 综合中函数的使用
8.4.1 概述
8.4.2 例子
8.5 附加的测试平台开发结构
8.5.1 always块和initial块
8.5.2 进程语句
8.5.3 时序控制
8.5.4 延时控制
8.5.5 事件控制
8.5.6 wait语句
8.5.7 timescale指令
8.5.8 系统函数和系统任务
8.5.9 用户自定义的函数和任务
8.5.10 完备的测试平台的实例
8.6 文献注释
8.7 推荐实验
8.7.1 使用阻塞赋值语句和非阻塞赋值语句的移位寄存器
8.7.2 BCD计数器的另一种编码风格
8.7.3 FIFO缓存器的另一种编码方式
8.7.4 斐波那契数生成电路的另一种编码方式
8.7.5 双模式比较器
8.7.6 增强型二进制计数器的监测器
8.7.7 FIFO缓存器的测试平台

……
第2部分基本Nios II软件开发
第3部分　用户IO外设开发
第4部分　硬件加速器实例研究
参考文献

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