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| 編輯推薦： |
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| 內容簡介： |
现代FPGA的结构越来越复杂，多时钟域的设计现在已是常态。对于功能电路来说，复位结构都必不可少。在同步逻辑设计中如何很好地处理异步复位，甚至在多时钟域之间传递（异步）复位信号也是逻辑工程师经常面临的挑战。本书除专门介绍了上述电路的设计方法外，还介绍了状态机的设计。在介绍这些通用电路结构的基础上，还介绍了代码优化以及如何对设计进行综合与布局布线优化方面的相关内容。
本书可供通信工程、电子工程、计算机、微电子等专业并有一定FPGA开发基础的在校大学生、研究生参考，也可作为硬件工程师、FPGA工程师的工具书。
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| 關於作者： |
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王敏志 曾就职于多家科研院所，从事过雷达、通信以及医疗电子方面的研发工作。在电子期刊网站，多以coyoo、湘攸客为名发布技术文章或学习博客。参与过多型舰载雷达的研发工作，主要负责数字电路方面的开发，包括电路设计、DSP以及FPGA编程；后从事Altera代理商现场技术支撑工作多年。目前专心投入研发工作，方向是数字医疗开发、派特（PET）的数字信号处理部分以及基于FPGA的TDC实现。
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| 目錄：
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第1章从PCB开始研究FPGA设计问题
1．1基于FPGA的高速电路板设计
1．1．1PCB材料选择
1．1．2PCB上的传输线走线
1．1．3阻抗计算
1．1．4降低串扰和维持信号完整性的布线方法
1．2FPGA的电源供电
1．2．1供电要求
1．2．2PCB设计的电源和地叠层分布
1．3退耦电容
1．3．1为何需要退耦电容
1．3．2计算电容值
1．3．3电容的摆放
1．4小结
第2章如何处理逻辑设计中的时钟域
2．1PLL对时钟域的管理
2．2单比特信号跨时钟域的同步处理
2．2．1亚稳态及其危害
2．2．2处理亚稳态的经典办法——双触发
2．2．3使用三级触发器对亚稳态进行同步处理
2．2．4如何同步快速信号到慢速时钟域
2．3多比特信号跨时钟域同步处理
2．3．1多比特信号融合
2．3．2多周期路径规划
2．4使用FIFO结构处理多比特跨时钟域信号
2．5多时钟域设计分区划分
2．5．1在时钟边界划分分区
2．5．2多时钟域分区划分后的静态时序分析
2．5．3对多周期规划逻辑设计进行分区划分
2．6设计中的门控时钟行波时钟的处理
2．6．1衍生时钟处理指导原则一
2．6．2衍生时钟处理指导原则二
2．6．3衍生时钟处理指导原则三
2．6．4衍生时钟处理的其他方法
2．7小结
第3章正确分析衍生时钟
3．1实例演示门控时钟分析处理
3．1．1时钟反相生成的时钟
3．1．2时钟经过缓冲后生成的时钟
3．1．3经过使能处理后的时钟
3．1．4时钟多路选择器输出的时钟
3．1．5经外部反馈回来的时钟
3．2实例演示衍生时钟的分析和处理
3．2．1触发器切换生成的时钟
3．2．2由行波计数器生成的时钟
3．2．3由同步计数器生成的时钟
3．2．4由PLL生成的时钟
3．3小结
第4章复位电路的实现及其时序分析处理
4．1同步复位设计处理
4．2异步复位设计处理
4．3异步复位同步化异步复位同步释放设计处理
4．4Recovery和Removal分析
4．4．1什么是Recovery和Removal分析
4．4．2什么是Recovery和Removal故障
4．4．3为何总是建议使用异步复位
4．4．4分析并解决Recovery故障
4．5小结
第5章如何写好状态机
5．1状态机的特定及常见问题
5．2如何选择状态机的编码方式
5．3合理选择及使用单进程或多进程来设计状态机
5．3．1多进程状态机
5．3．2单进程状态机
5．3．3状态机的比较
5．4设计综合工具能够识别的状态机
5．4．1采用Verilog编写
5．4．2采用VHDL编写
5．5小结
第6章如何在书写代码时进行速度优化
6．1逻辑设计中速度的概念
6．2时序收敛的早期考虑
6．3代码编写过程中时刻考虑时序优化
6．3．1编写时序收敛代码的总体规则
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